盡管 JEDEC 計劃放寬 HBM 高度限制，將 HBM4 的上限從 775 微米上調至約 900 微米，行業仍在持續尋求突破傳統 HBM 架構的結構瓶頸。據《ET News》報道，三星電子未來技術研究項目下一項基于垂直芯片（Vertical Die） 的先進封裝研發已取得實質性進展。

值得關注的是，該方案據稱可將I/O 密度提升最高 10 倍、帶寬提升約 4 倍。

報道稱，該項目由韓國科學技術院（KAIST）權志旼教授擔任首席研究員，已取得重要學術里程碑：一篇關于 Vertical Die 架構的論文已被 2026 年 6 月舉辦的IEEE 超大規模集成電路技術與電路研討會接收 —— 該會議是全球半導體器件與電路集成領域最具權威性的會議之一。

垂直芯片架構突破 I/O 與帶寬極限

該項目的核心突破在于垂直芯片（V?die） 技術：將芯片90 度垂直豎立，如同書架上的書本一般排布。

當前 HBM 采用 DRAM 芯片垂直堆疊、通過硅通孔（TSV）實現層間數據傳輸，但每個 TSV 都會占用部分芯片面積，限制 I/O 端子數量的大幅提升（HBM4 約為 2048 個）；且堆疊越高，散熱難度越大。

而全新架構可將芯片整條長邊作為焊盤區域，顯著擴展 I/O 連接數量，實現更高的帶寬擴展性。

援引權教授團隊研究成果：在相同封裝面積下，垂直芯片架構可將 I/O 端子數量提升10 倍，達到約20000 個（HBM4 約 2048 個）；帶寬同樣提升約 4 倍，數據讀取延遲顯著降低。

報道還提及另外兩項關鍵突破：

1. 研究團隊在被視為下一代封裝材料的玻璃基板上直接電鍍銅制作傳輸線路，并成功驗證信號完整性（SI）。

2. 提出創新直連液冷散熱方案：利用芯片間的微小間隙作為冷卻液通道，實現各層溫度更均勻分布。

三星表示，本次研發的 V?die 集成封裝技術不僅可用于下一代 AI 加速器，還可廣泛應用于超高速存儲–邏輯集成、高性能計算（HPC）、高頻通信等多個領域。