更高的高帶寬內存（HBM）堆疊與更密的硅通孔（TSV）節距正在影響 AI 模塊良率。解決方案是將測試在制造流程中進一步左移(更前端工藝)，但這種遷移也伴隨著成本上升。

HBM 是 AI 系統的核心組件，隨著需要處理與存儲的數據量持續增長，AI 系統對內存的需求近乎無限。過去十年，HBM 堆疊的裸片從 2 層增至 12 層，很快將達到 16 層。與此同時，AI 數據中心內多裸片封裝中的 HBM 堆疊數量也從 4 組增至 8 組。

如今，HBM 裸片成本已接近 AI 芯片總成本的一半。因此在最終測試中發現內存堆疊缺陷，意味著極高的損失，這也是行業愈發重視 已知良好堆疊（KGS）的原因。然而，裸片堆疊是一項精密且復雜的制造工藝：硅通孔（TSV）與微凸塊的對準精度以微米計；晶圓減薄與切割產生的機械應力會加劇裂紋、滑移與劃痕；熱壓鍵合還可能導致開路、短路、枕形缺陷及高阻連接。

更棘手的是，檢測這些實際與潛在缺陷難度極大。堆疊裸片測試需要在測試覆蓋率、測試時間、機械操作、熱管理與供電之間取得平衡。盡管工程團隊可通過可測試性設計（DFT）與多工位并行測試降低測試成本，但堆疊高度與高功耗帶來了嚴峻的熱管理難題。隨著 HBM4、HBM5 到來，所有這些挑戰將進一步加劇。

新思科技（Synopsys）SLM 產品管理總監 Faisal Goriawalla 表示：“超大規模廠商數據顯示，HBM 故障是數據中心 GPU 失效的首要原因。研究同時表明，由于復雜的垂直堆疊結構，HBM 比傳統 DRAM 更易出現故障，列故障（如 TSV 缺陷）尤為常見。從 HBM3 向 HBM4 過渡需要進一步完善多裸片支持能力。2048 位內存接口要求大幅增加穿過內存堆疊的 TSV 數量，這意味著隨著微凸塊總量顯著增加，外部凸塊節距必須進一步縮小。此外，支持 16 層 TSV 堆疊，也為在更多 DRAM 裸片間實現無缺陷布線帶來新的復雜性。”

這就要求在制造流程更早階段增加測試，讓缺陷堆疊在封裝前就被篩除。目前，生產可出貨的 HBM 堆疊裸片需要在晶圓級與堆疊裸片級進行多次測試。HBM 邏輯裸片與 HBM DRAM 裸片均需經過晶圓測試，每顆 DRAM 還需經歷多輪測試 —— 晶圓級老化、高低溫測試與修復，之后 DRAM 晶圓會被減薄、凸塊、切割，再堆疊到邏輯基底裸片晶圓上，并進行一系列測試。根據封裝廠工藝，可在每顆 DRAM 裸片堆疊后測試，或在堆疊 2 層、4 層后測試，最終堆疊晶圓被切割成單顆。

圖 1：HBM 已知良好堆疊的通用制造測試流程，對比切割前與切割后工藝流程。來源：Teradyne

測試左移：成本與良率的必然選擇

隨著單顆裸片或單個堆疊失效成本攀升，測試左移的呼聲愈發強烈。

Aehr Test Systems 銷售與營銷執行副總裁 Vernon Rodgers 指出：“一切都歸結于成本。減少報廢、提升良率、降低損耗的需求主導了測試方案選擇。過去測試左移成本過高，但如今良率成本曲線正持續推動測試向左遷移。以晶圓級老化為例，它能降低早期失效相關缺陷。隨著單堆疊裸片數量增加、封裝尺寸變大，這一點愈發重要。”

FormFactor 高級產品營銷總監 Kevin Tran 表示：“隨著 HBM 器件復雜度與成本上升，測試內容持續向流程前端遷移。這種左移有助于防止缺陷裸片進入昂貴的堆疊工藝，并推動晶圓測試中高速測試、更寬并行度與更嚴格熱控制的應用。”

晶圓測試與老化

實現已知良好堆疊（KGS）的前提是已知良好裸片（KGD）。對每顆 DRAM 與邏輯基底裸片進行全面晶圓測試，需要覆蓋內部電路、核心內存與 TSV。

DRAM 需要數千種針對內存架構的測試圖形。由于位單元密度高，冗余替換在測試過程中至關重要，否則晶圓級良率將大幅下降。測試圖形由自動測試設備（ATE）提供，為降低成本，DRAM 裸片通常以64~128 工位并行測試。

行業專家強調邏輯基底裸片測試的重要性，因為它是訪問堆疊中內存裸片的唯一通道，對堆疊裸片良率影響極大。Aehr Test 的 Rodgers 說：“以堆疊結構為例，1 顆邏輯基底裸片搭配 8~16 層 HBM。確保基底邏輯裸片質量至關重要，一旦它失效，16 層裸片都將報廢，對良率曲線影響巨大。”

邏輯基底裸片測試重點針對 DFT 電路，支持堆疊過程及全生命周期內的 HBM DRAM 測試。該測試基于 JEDEC 標準的直接訪問（DA）或 IEEE 1500 標準，僅需少量焊盤或微凸塊。在邏輯晶圓測試中施加測試內容，可確保內部邏輯、IEEE 1500 電路、直接訪問總線、內存內置自測試（MBiST）、內部電路、TSV 連接與 PHY 電路無缺陷。

然而，每一代 HBM 都使晶圓探針測試挑戰加劇。

FormFactor 的 Tran 表示：“在先進 DRAM 工藝節點（尤其 HBM 所用節點），晶圓級測試不再局限于接觸與功能篩選，而是演變為覆蓋機械、供電、信號完整性與吞吐量的多維挑戰。焊盤尺寸縮小可通過先進 MEMS 探針技術解決，實現更密節距與更高對準精度。HBM4、HBM5 的新速度與功耗要求，未來數據傳輸速率將超 10Gbps，單 HBM 堆疊功耗高達 100 瓦。MEMS 探針還具備更高載流能力，結合優化的探針卡級供電設計，可滿足 KGD 測試的高功耗、高速需求。”

典型 DRAM 測試流程包含晶圓級老化，加速潛在缺陷顯現，以便開展標準測試。Aehr Test 的 Rodgers 說：“老化解決兩個問題：一是篩選弱器件，如柵氧化層缺陷；二是位單元本質是電容，需要穩定其數值。長期爭議在于應在晶圓、切割裸片還是封裝階段進行老化。但進入堆疊時代后，測試左移成為必然，這正是晶圓級老化的核心驅動力。”

晶圓級老化的接觸方案需要應對測試訪問焊盤 / 凸塊的機械挑戰，300mm 晶圓可采用 MEMS 技術或微型彈簧針實現。

結合 DFT 與鋁測試焊盤探針有助于降低測試成本。JEDEC 標準在 HBM I/O 微凸塊布局中預留了專用測試焊盤空間。

Rodgers 指出：“使用專用測試焊盤并合理布局，可大幅降低探針卡成本，無需采購 50 萬美元的探針卡，最多可節省 80% 成本。DFT 保障質量，更實現了低成本晶圓級老化方案，可以選擇微型彈簧針替代 MEMS，提供兩種成本差異顯著的技術方案，而 DFT 決定最終采用哪種成本方案。”

圖 2：HBM 堆疊故障檢測的示例，該檢測是修復 TSV 連通性所必需的環節。來源：新思科技（Synopsys）

堆疊測試

堆疊裸片測試可降低 AI 產品最終測試的良率風險。如前所述，標準制造與測試流程先在晶圓級基底裸片上堆疊 HBM，再通過測試接口探針晶圓背面，多工位測試為標配。但裸片堆疊在熱管理、供電與機械操作方面存在挑戰，且測試插入次數增加使測試成本控制愈發困難。12 層堆疊裸片的測試插入次數可達 3~12 次，具體取決于封裝廠質量水平。

FormFactor 的 Tran 表示：“DRAM 裸片堆疊可能引入新的誤差，包括堆疊內部高速傳輸、更高堆疊的功耗與電流需求增加，以及相關熱挑戰。堆疊裸片測試與分揀可盡早篩除不良裸片，降低整體測試成本。堆疊裸片測試需要微米級對準精度，HBM5 最高支持 16 層堆疊，對準精度對滿足 TSV 與鍵合公差至關重要。”

其他專家強調封裝過程中中間測試的重要性。

Amkor 全球測試服務副總裁 Omer Dossani 說：“隨著 HBM 成本持續上漲，封裝過程中的中間測試愈發關鍵。為此，行業正在開發新的接觸機制，實現中間階段可靠測試。這些挑戰在工廠規模化量產（HVM）階段基本解決，但仍是重要制造考量，需要嚴格控制測試溫度穩定性，使用專用插座、清潔材料，并強化全流程數據監控。”

測試方案始終需要考慮供電與熱管理，而堆疊高度增加使問題復雜化。Aehr Test 的 Rodgers 比喻：“16 層建筑外側受日照，中心卻無法受熱；堆疊裸片則相反，外側可冷卻，但中心熱量如何散出？在堆疊裸片老化或測試中，中心裸片的熱管理至關重要。”

Teradyne的 Hanh Lai 表示：“問題在于如何管理器件散熱，探針臺需要為 HBM 堆疊散熱。目前我們的測試設備可根據引腳數與功耗需求，最高并行測試 128 顆器件。從 HBM3 到 HBM4，功耗可能提升超 2 倍。探針臺與探針卡廠商面臨的挑戰是為這些高功耗器件散熱。”

切割后裸片測試是在與最終 AI 芯片進行 2.5D 集成前頗具吸引力的左移測試方案，相比全晶圓測試的被動熱控制，它支持主動熱控制，提供更精準的測試溫度。切割后堆疊測試方案涉及多項技術：堆疊裸片載體、上下料設備、堆疊裸片機械手與主動熱控制。這些方案成本均不低，且需要開發適配規模化量產（HVM）的解決方案。

當前堆疊裸片測試采用切割前方案，探針邏輯基底裸片背面的鋁焊盤（微凸塊布局中預留指定空間）。因此，自動測試設備（ATE）需要具備測試邏輯與內存的能力，且最高 128 測試工位并行測試對供電需求極大。

DRAM 堆疊到基底裸片后，可通過邏輯基底裸片的 MBiST（通常可編程）或直接訪問總線測試核心內存，每輪測試插入都會修復缺陷 TSV。

新思科技的 Goriawalla 表示：“SoC 設計人員必須部署靈活的 BiST 引擎，支持不同算法，在高覆蓋率與測試時間之間權衡，適配不同場景（制造測試、開機自檢 POST、系統內調試診斷）。該引擎必須可編程，處理不同延遲、地址范圍與測試時序，適配不同 DRAM 廠商。可能還需要支持 HBM DRAM 的封裝后修復（PPR），避免現場服務的高昂成本。BiST 引擎的診斷必須精準，檢測到 DRAM 堆疊缺陷時，需準確上報失效庫、行地址、列地址等信息。”

結論

盡管 HBM DRAM 廠商可收取溢價，但它們仍聚焦低成本。泰克內存事業部產品營銷經理 Hanh Lai 說：“內存廠商的理念是測試方案必須優化、低成本 —— 這一點比產品生命周期短的 SoC 廠商更為嚴苛。HBM 廠商身處競爭激烈的市場，歷史上利潤率較低，需要長期經營。”

盡管如此，報廢帶來的經濟壓力正推動 HBM 堆疊裸片廠商在流程更早階段增加測試，這必然會提高測試成本，但可通過基底裸片上的靈活 MBiST 抵消，實現測試內容權衡。然而，高并行度堆疊裸片測試對自動測試設備（ATE）供電與熱管理方案提出更高要求。最后，切割后堆疊測試仍具前景，但其經濟效益尚未得到驗證。