翹曲為何是 AI 芯片先進(jìn)封裝的核心挑戰(zhàn) —— 深度解析低溫固化PSPI、平衡膜及供應(yīng)商格局
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AI 基礎(chǔ)設(shè)施建設(shè)常被聚焦于芯片與算力，但在底層，一系列供應(yīng)鏈瓶頸正悄悄影響部署節(jié)奏與成本。上周我們探討了玻璃基板，指出翹曲仍是面板級(jí)封裝規(guī)模化的主要障礙。本周我們深入剖析：翹曲的真正成因，以及哪些新材料正在解決這一問(wèn)題。
一、從圓形到方形：面板級(jí)封裝（PLP）崛起
AI 模型參數(shù)量呈指數(shù)級(jí)增長(zhǎng)，算力需求持續(xù)攀升。半導(dǎo)體制程逼近物理極限后，行業(yè)轉(zhuǎn)向在單一中介層上多芯粒堆疊集成以提升性能，封裝尺寸持續(xù)擴(kuò)大。臺(tái)積電預(yù)計(jì) 2027 年 CoWoS?L 封裝可達(dá)9.5 倍掩模版尺寸，英特爾 2028 年 EMIB 封裝目標(biāo)12 倍掩模版尺寸。
封裝尺寸不斷擴(kuò)大帶來(lái)兩大難題：
方形芯片在圓形晶圓邊緣利用率低，大尺寸封裝面積效率差；
翹曲問(wèn)題愈發(fā)嚴(yán)重，基板變形導(dǎo)致接觸不良。
面板級(jí)封裝（PLP）將圓形晶圓改為方形 / 矩形面板，芯片邊緣可與面板邊緣完美對(duì)齊，大幅提升面積利用率。
成熟制程（射頻芯片、PMIC，RDL 線寬 / 間距約 10–20 μm）已量產(chǎn)；
高端 AI 芯片用先進(jìn) PLP（RDL 約 1–10 μm）尚未量產(chǎn)，行業(yè)正從材料與設(shè)備兩端攻克翹曲。
圖 面板級(jí)封裝主要廠商概況
二、翹曲成因與解決思路
翹曲的核心原因：不同材料之間熱膨脹系數(shù)（CTE）不匹配，在溫度變化中產(chǎn)生應(yīng)力差導(dǎo)致彎曲。翹曲程度以變形面最高點(diǎn)與最低點(diǎn)的垂直距離衡量。
翹曲隨以下因素非線性加劇：
面板面積更大
材料種類更多
材料間 CTE 差異更大
厚度更薄
重布線層（RDL）層數(shù)更多
無(wú)論變形呈凹形（笑臉）還是凸形（哭臉），都會(huì)導(dǎo)致芯粒與面板接觸不良。
先進(jìn)封裝的兩種工藝與翹曲差異
先芯片（Chip First）
正面朝上：芯片貼于玻璃載體→封裝→研磨露出芯片→制作 RDL
正面朝下：封裝后立即去除玻璃載體，在下方制作 RDL
特點(diǎn)：熱應(yīng)力累積大，翹曲更嚴(yán)重
后芯片（Chip Last）
先在玻璃載體做 RDL→再貼芯片→封裝
特點(diǎn)：封裝在 RDL 之后，熱應(yīng)力更小，翹曲更可控；可先篩好芯（KGD）再貼裝，良率更高。高端 AI 封裝主流采用此路線（如臺(tái)積電 CoWoS）。
三、翹曲控制的關(guān)鍵材料方案
1. 低溫固化型光敏聚酰亞胺（PSPI）
傳統(tǒng) PSPI 需 300–350℃固化；低溫 PSPI 在250℃以下固化，大幅減少熱應(yīng)力累積。
需同時(shí)滿足：低 CTE、低介電常數(shù)（Dk）、高剛性，研發(fā)難度極高。
目前主要供應(yīng)商：日本東麗、富士膠片；中國(guó)臺(tái)灣廠商正追趕，但低 CTE 與高強(qiáng)度仍難兼顧。
2. 平衡膜（Balance Film）
在基底膜上涂布特殊膠材，層壓后產(chǎn)生反向補(bǔ)償應(yīng)力，抵消制程熱應(yīng)力。
不改動(dòng)核心封裝材料即可抑制翹曲。
當(dāng)前高端平衡膜僅 AMC 獨(dú)家供應(yīng)。
后芯片（Chip Last）工藝中平衡膜使用流程
玻璃載體 + 激光剝離層→層壓第一層平衡膜做預(yù)翹曲補(bǔ)償
制作第一層 RDL→層壓第二層平衡膜
制作第二層 RDL→貼芯片→封裝
封裝前再貼平衡膜，防止去玻璃載體時(shí)劇烈翹曲
植球、切割后去除平衡膜，釋放應(yīng)力
完整流程至少需要兩層平衡膜，RDL 層數(shù)增加則需更多平衡膜。
四、設(shè)備端解決方案
熱壓 + 真空吸附：表面抑制變形，但存在殘余應(yīng)力回彈風(fēng)險(xiǎn)；
選擇性激光改性：改變材料局部分子結(jié)構(gòu)釋放應(yīng)力，仍處于研發(fā)階段。
總結(jié)
隨著面板級(jí)封裝（PLP）向高端 AI 芯片規(guī)模化推進(jìn)，翹曲控制已成為決定性技術(shù)挑戰(zhàn)。低溫固化 PSPI 與平衡膜是當(dāng)前最關(guān)鍵的材料解決方案，供應(yīng)商格局高度集中。
評(píng)論