隨著先進封裝在 AI 與高性能計算（HPC）的性能提升中占據更重要地位，臺積電正推進其 3D 芯片堆疊路線圖，朝著更細互連間距、更高集成度方向發展。

在圣克拉拉舉辦的2026 年北美技術論壇上公布的最新 SoIC 路線圖顯示，臺積電將從當前的6μm互連間距，在 2029 年推進至4.5μm。混合鍵合晶粒堆疊的間距微縮，直接決定小芯片之間可布設的垂直互連數量，對算力密度至關重要。

臺積電在論壇上單獨宣布：A14-on-A14 SoIC計劃于2029 年量產，其晶粒間 I/O 密度較N2-on-N2 SoIC再提升1.8 倍。該技術屬于臺積電3DFabric先進封裝家族，與 CoWoS、InFO 并列。

SoIC：從平面擴展走向垂直集成

SoIC（System on Integrated Chips，系統整合芯片）是臺積電用于異質小芯片集成的超高密度 3D 堆疊技術，目標是縮小體積、提升性能、降低電阻 / 電感 / 電容。

核心技術變革是從面朝背（face-to-back） 堆疊轉向面對面（face-to-face） 堆疊：

• 面朝背：信號需穿過下層晶圓的硅通孔（TSV）等復雜路徑。

• 面對面：兩顆晶粒的有源金屬層直接對準，以銅混合鍵合相連，大幅縮短小芯片間信號路徑。

實測數據顯示，面朝背堆疊信號密度約1500 信號 /mm2，面對面可達14000 信號 /mm2，帶來更高帶寬與更低延遲，盡管散熱與制造挑戰依然存在。

富士通 Monaka 率先驗證 SoIC 路線圖

富士通Monaka 處理器是首批采用高密度面對面小芯片堆疊的標桿系統。

博通（Broadcom）在 2 月宣布已開始出貨基于3.5D XDSiP平臺的 2nm 定制計算 SoC，該平臺融合 2.5D 集成與面對面 3D-IC 堆疊，用于富士通 Monaka 項目，可讓計算、內存、網絡 I/O 在緊湊封裝內獨立擴展。

Monaka 面向 AI 與 HPC，采用 Armv9?A 架構與 SVE2，預計2027 年推出，將成為驗證高密度面對面堆疊能否從路線圖走向規模化量產的關鍵。

封裝成為算力 “新引擎”

隨著前道工藝進步成本攀升、邊際收益遞減，晶圓廠與芯片設計公司將更多性能提升轉向封裝層面：更大尺寸中介層、更密晶粒互連、堆疊緩存、HBM 集成、共封裝光學（CPO）。

臺積電 2029 年目標并非所有高端處理器都會采用最密 SoIC 方案，成本、良率、散熱、設計復雜度仍會影響普及速度。但該路線圖明確表明：垂直集成已成為臺積電先進工藝戰略的核心，而非小眾封裝選項。

關鍵參數摘要

• 現有 SoIC：6μm間距，已量產

• 2029 年 SoIC：A14-on-A14，4.5μm間距

• 相對 2.5D CoWoS：互連密度提升56 倍，能效提升5 倍

• 定位：3DFabric 核心技術，支撐下一代 AI/HPC 芯片