功率電子技術(shù)正在快速革新，新型材料和先進封裝技術(shù)不斷推動效率提升，并使更高功率密度成為可能。推動革新的關(guān)鍵因素之一，是先進封裝技術(shù)的集成，例如：英飛凌的頂部散熱（Top-Side-Cooled, TSC）Q-DPAK封裝（見圖1）。這類封裝通過將散熱路徑與電氣路徑分離，顯著提升了功率轉(zhuǎn)換器的性能。傳統(tǒng)上，硅基MOSFET和碳化硅MOSFET（如CoolMOS?和CoolSiC?）在功率轉(zhuǎn)換領(lǐng)域一直占據(jù)主導地位，而如今，頂部冷卻技術(shù)的優(yōu)勢已在硅基及碳化硅功率器件中得到廣泛驗證。該技術(shù)可提升能效、實現(xiàn)更快開關(guān)速度，并支持器件在更高溫度下穩(wěn)定運行。

(a)

(b)

圖1：功率回路設(shè)計：
頂部冷卻器件的（a）側(cè)面圖和（b）頂部圖

封裝設(shè)計在功率轉(zhuǎn)換器優(yōu)化中的作用

封裝設(shè)計是決定功率轉(zhuǎn)換器整體性能的關(guān)鍵因素之一（見圖2）。對于Si MOSFETs和SiC MOSFETs而言，功率轉(zhuǎn)換效率直接受到封裝選擇的影響。傳統(tǒng)的底部散熱（Bottom-Side-Cooled, BSC）封裝在功率器件底部設(shè)置散熱焊盤，通常需要借助額外的熱通孔（thermal vias）和PCB調(diào)整來滿足所需的散熱性能。然而，這種設(shè)計在機械堆疊結(jié)構(gòu)上對散熱路徑形成約束，從而增加了熱管理的復雜性。

TO247-4

D2PAK

TOLT

(a)

(b)

(c)

Q-DPAK

H-D2PAK

H-DPAK

(d)

(e)

(f)

圖2：不同封裝形式下的功率回路設(shè)計：
a）TO247-4，b）D2PAK，c）TOLT
d）Q-DPAK，e）H-D2PAK，f）H-DPAK

盡管傳統(tǒng)的通孔（Through-Hole, THT）TO247封裝也采用了類似的熱堆棧結(jié)構(gòu)，但在電氣性能方面，難以與TSC封裝匹敵。雖然兩種方案在散熱路徑上較為接近，但由于電流在封裝內(nèi)部及相關(guān)PCB中的流動方式不同，TO247封裝往往表現(xiàn)出更高的寄生電感。這些配置中增加的寄生電感會對開關(guān)速度和效率產(chǎn)生不利影響。相比之下，TSC封裝能夠?qū)崿F(xiàn)更優(yōu)的電流路徑，并顯著降低寄生效應(yīng)，從而在熱性能和電氣性能兩方面均帶來改善。TO247封裝中較高的寄生電感，通常限制了其在高頻應(yīng)用中的使用，而在這類應(yīng)用中，高開關(guān)速度和低損耗尤為關(guān)鍵（見圖3）。

圖3：不同功率封裝的功率回路電感對比

諸如Q-DPAK等TSC封裝還具備一項顯著優(yōu)勢，即可在封裝頂部直接連接散熱器或液冷系統(tǒng)。這種設(shè)計將散熱路徑與電氣路徑分離，從而提升散熱效率，并降低熱阻。借助TSC技術(shù)，功率器件和柵極驅(qū)動器可以布置在PCB的同一側(cè)，其中，柵極驅(qū)動器在理想情況下位于底部。相比之下，器件的散熱器則位于頂部，從而為設(shè)計提供更大靈活性和系統(tǒng)級集成度。

熱堆?？紤]因素：頂部冷卻與底部冷卻

頂部冷卻和底部冷卻之間的一個重要差異，體現(xiàn)在其對熱堆棧的影響上。采用底部冷卻時，熱量需要通過PCB進行散發(fā)，散熱焊盤位于封裝底部，這不僅挑戰(zhàn)散熱效率，還需為熱通孔預留額外PCB空間。此外，熱量在PCB內(nèi)部擴散會限制散熱效率，并可能因器件局部積熱而導致板上其他元件溫升。

相比之下，采用頂部冷卻時，散熱系統(tǒng)可以直接安裝在器件頂部，從而提升散熱效率，并簡化整體的熱堆棧設(shè)計。散熱系統(tǒng)可以集成在封裝頂部，實現(xiàn)更加直接且高效的熱傳遞。這使得設(shè)計人員能夠創(chuàng)建更為緊湊的熱堆棧方案，減少對復雜熱通孔的依賴，并提升系統(tǒng)整體的散熱性能（圖4）。

(a)

(b)

圖 4：（a）頂部冷卻和（b）底部冷卻器件的散熱概念

此外，由于冷卻路徑與功率回路相互分離，頂部冷卻為三維結(jié)構(gòu)的設(shè)計提供了可能。這種分離對高功率密度設(shè)計而言大有裨益，因為在這類設(shè)計中，高效利用PCB面積至關(guān)重要。最終結(jié)果是功率轉(zhuǎn)換器具備更佳的可靠性和熱管理能力，從而在負載條件下，實現(xiàn)更高的功率密度和更優(yōu)異的性能表現(xiàn)。

盡可能降低寄生電感：實現(xiàn)高速開關(guān)和高效率

在功率轉(zhuǎn)換器優(yōu)化過程中，最小化寄生電感和電容是主要挑戰(zhàn)之一，特別是在高頻開關(guān)應(yīng)用中。這些寄生參數(shù)（寄生元件）會顯著影響功率器件的開關(guān)行為，導致開關(guān)速度下降，并增加損耗。為了在功率轉(zhuǎn)換系統(tǒng)中獲得最佳性能，必須同時優(yōu)化PCB布局以及轉(zhuǎn)換器中所采用的開關(guān)單元（SW-Cell）配置。

開關(guān)單元的設(shè)計決定了功率器件、柵極驅(qū)動器和其他相關(guān)器件在PCB上的布局。在設(shè)計開關(guān)單元時，必須對電流路徑、回路面積和整體布局進行周密考量，以降低寄生電感。降低寄生電感有助于實現(xiàn)更快的開關(guān)，從而通過降低損耗，來提升系統(tǒng)效率。

針對頂部冷卻封裝，通過將解耦電容布置在靠近功率器件的位置，可以對功率回路進行有效優(yōu)化。這種配置能夠最小化感性回路面積，從而降低寄生電感，并提高開關(guān)速度。相比之下，底部冷卻系統(tǒng)往往由于需要額外的通孔，加上熱管理方面的考量，難以達到同等程度的優(yōu)化，這些因素可能導致寄生電感增加，并降低系統(tǒng)效率。

開關(guān)單元設(shè)計：面向特定應(yīng)用的布局優(yōu)化

高效的功率轉(zhuǎn)換取決于開關(guān)單元的設(shè)計選擇，該設(shè)計決定了功率器件及其相關(guān)器件在PCB上的布局方式（見圖5）。

I-Loop開關(guān)單元是一種標準設(shè)計，其中MOSFET安裝在PCB底面，其余器件位于PCB頂面。這種配置雖然適用于許多應(yīng)用，但在最大限度地降低寄生電感方面，存在一定局限，特別是在高頻系統(tǒng)中。

面積優(yōu)化型I-Loop開關(guān)單元將柵極驅(qū)動輸入級布置在MOSFETs的另一側(cè)，從而優(yōu)化PCB的可用空間。在保持較高開關(guān)性能的同時，該布局能夠降低寄生電感，特別適用于對功率密度和緊湊設(shè)計要求較高的應(yīng)用場景。

U-Loop開關(guān)單元通過將開關(guān)節(jié)點與DC+和DC-端子分別布置在PCB的兩側(cè)，將它們隔離開來。雖然這種設(shè)計適用于空間受限的應(yīng)用場景，但由于電流路徑布線優(yōu)化不足，往往導致寄生電感較高，從而可能制約高頻應(yīng)用中的開關(guān)性能。

最后，分體式電容半橋開關(guān)單元專為零電壓開關(guān)（ZVS）拓撲（如LLC轉(zhuǎn)換器）而優(yōu)化。這種設(shè)計將諧振電容分布在DC+和DC-端子之間，有助于提高換向效率，并降低開關(guān)損耗。然而，這種設(shè)計需要精細的布局和更多的器件數(shù)量，因此比其他設(shè)計更復雜。

圖5：基于Q-DPAK TSC的高功率密度半橋開關(guān)單元方案：

（a）I-loop開關(guān)單元，（b）面積優(yōu)化型 I-loop開關(guān)單元，

（c）U-loop開關(guān)單元和（d）帶分體式電容的半橋開關(guān)單元

系統(tǒng)級設(shè)計和熱管理

功率轉(zhuǎn)換器的性能不僅取決于電氣布局，還與熱設(shè)計和機械設(shè)計在系統(tǒng)層面的集成程度密切相關(guān)。熱管理對于確保功率器件在安全溫度范圍內(nèi)運行、防止熱失控至關(guān)重要。

對于Q-DPAK等頂部冷卻封裝，由于散熱器或冷卻板可以直接安裝到封裝頂部，熱管理得以顯著簡化。這種結(jié)構(gòu)能夠最大限度地降低熱阻、提升散熱效率，并減少對復雜熱通孔（例如：底部冷卻封裝中常見的內(nèi)嵌銅PCB）的依賴。得益于更優(yōu)異的散熱性能，功率轉(zhuǎn)換器能夠在不犧牲可靠性的前提下，實現(xiàn)更高功率密度運行。

機械設(shè)計同樣至關(guān)重要，特別是在器件密度較高的系統(tǒng)中。合理設(shè)計的PCB布局有助于最大限度地降低機械應(yīng)力，這對于保持電路板的結(jié)構(gòu)完整性并確保功率轉(zhuǎn)換器的長期性能至關(guān)重要。

實際測試：驗證設(shè)計優(yōu)化效果

為了驗證上述設(shè)計策略的有效性，我們采用英飛凌的CoolMOS?和CoolSiC? MOSFET（采用Q-DPAK TSC封裝）構(gòu)建了一款全橋評估板。該評估板采用4層PCB布局，并針對功率平面設(shè)計、垂直電流回路布線和磁場補償進行了優(yōu)化（見圖6）。

系統(tǒng)級測試結(jié)果表明，優(yōu)化布局后，功率回路電感降低至約7 nH，與仿真預測結(jié)果高度一致。這一結(jié)果表明，基于仿真的設(shè)計方法能夠成功應(yīng)用于實際的功率轉(zhuǎn)換器中，從而實現(xiàn)更快的開關(guān)，并降低系統(tǒng)損耗。

圖6：Q-DPAK全橋評估板

此外，我們還通過對柵極驅(qū)動位置進行優(yōu)化，盡可能降低寄生電容并確保信號完整性，從而進一步改善開關(guān)性能。這些結(jié)果驗證了在基于SiC的功率轉(zhuǎn)換器中，對電氣布局和熱管理進行優(yōu)化的重要性。

結(jié)論

英飛凌的頂部冷卻式Q-DPAK封裝為基于CoolMOS?和CoolSiC?的功率轉(zhuǎn)換器在功率密度和系統(tǒng)效率優(yōu)化方面，提供了一種極具吸引力的解決方案。通過將散熱路徑和電氣路徑分離，TSC封裝有效降低了寄生電感、提升了熱性能，并實現(xiàn)了更高效的功率轉(zhuǎn)換。

在高功率應(yīng)用中，優(yōu)化PCB布局、開關(guān)單元設(shè)計以及熱管理策略，是充分釋放碳化硅和硅MOSFET潛力的關(guān)鍵。通過合理的設(shè)計選擇，功率轉(zhuǎn)換器能夠?qū)崿F(xiàn)更高效率、更快開關(guān)速度和更高可靠性，從而為下一代功率電子產(chǎn)品奠定基礎(chǔ)。