- 理解FPGA 中的壓穩態 本白皮書介紹FPGA 中的壓穩態，為什么會出現這一現象，它是怎樣導致設計失敗的。介紹怎樣計算壓穩態MTBF，重點是對結果造成影響的各種器件和設計參數。
引言
當信號在不相關或者異步時鐘域
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FPGA 壓穩態
- 人們對寬帶服務的帶寬要求越來越高，促使芯片供應商使用更多的高速串行收發器。因此，下一代應用采用了多種數據速率，從幾Mbps 到數百Gbps，在一種設備中集成了多種協議和服務。以太網等迅速發展的標準以及對提高
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FPGA ASIC 40 nm
- 介紹了基于SOPC技術的嵌入式數字圖像處理系統的設計方法，該系統以Alteral公司的Nios嵌入式軟件處理器為核心來分別對圖像的采集、存儲，圖像處理，顯示等功能模塊進型結構設計，最后把處理數據通過網絡發送到接收端，從而完成了利用嵌入式系統和Internet技術的信息溝通。
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處理 理系 設計 圖像 數字 FPGA MB86S02 基于
- 本工程設計完全符合IP核設計的規范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設計的整個過程，電路功能正確。實際上，本系統在布局布線后，其系統的最高時鐘頻率可達80MHz。雖然使用浮點數會導致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結構，方便地實現了高速、連續、大數據量浮點數的加法運算，而且設計結構合理，性能優異，可以應用在高速信號處理系統中。
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FPGA 流水線 浮點 加法器
- 介紹掃頻電路和DDS技術的原理，利用FPGA設計一個以DDS技術為基礎的掃頻信號源，給出用Verilog語言編程的實現方案和實現電路。并通過采用流水線技術提高了相位累加器的運算速度，通過改進ROM壓縮算法以減小存儲器的容量，完成了對整個系統的優化設計。運用QuartusⅡ軟件仿真驗證了程序設計的正確性，最終在硬件電路上實現了該掃頻信號源。
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FPGA 掃頻信號源
- Altera公司今天宣布了在即將推出的28nm FPGA中采用的創新技術：嵌入式HardCopy®模塊、部分重新配置新方法以及嵌入式28-Gbps收發器，這些技術將極大的提高下一代Altera® FPGA的密度和I/O性能，并進一步鞏固相對于ASIC和ASSP的競爭優勢。
快速增長的寬帶應用如高清晰(HD)視頻、云計算、網絡數據存儲和移動視頻等對基礎設備和最終用戶設備開發人員提出了新挑戰。他們怎樣才能夠迅速提高系統帶寬，同時滿足嚴格的功耗和成本要求呢?Altera開發了最新的創新
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Altera 28nm FPGA
- 基于FPGA設計的發電機組頻率測量計，系統在整體上采用光電耦合器的隔離方式，提高系統的抗干擾能力和穩定性。該系統具有線路簡單可靠、通用性強、穩定度高等優點，可廣泛應用于頻率電壓變換器、轉速繼電器。該設計的FPGA數字系統部分使用Verilog HDL語言，給出核心程序，并可以通過Verilog HDL語言的綜合工具進行相應硬件電路的生成，具有傳統邏輯設計方法所無法比擬的優越性。經過仿真后，驗證設計是成功的, 達到預期結果。同時這種方法設計的數字電子系統可移植性強、可更改性好。如果需要的頻率測量范圍需要擴
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FPGA 發電機組 測量計 頻率
- 全球可編程邏輯解決方案領導廠商賽靈思公司(Xilinx, Inc.)近日推出一款全新的消費視頻增強參考設計。該款參考設計基于一個低成本的Xilinx Spartan現場可編程邏輯門陣列(FPGA) 并結合先進的數字視頻算法，可大大加快高清數字電視的“即插即用”的設計步伐。
該款參考設計是賽靈思與世界著名的數字處理IC與IP廠商Vestek 電子研發公司共同開發的成果。隨著這款現成的、功能完整的設計解決方案的供貨上市，數字電視OEM廠商在大批量市場中可以更加輕松地利用圖像質
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Xilinx Spartan FPGA
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