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一種基于FPGA的CAN總線(xiàn)通信接口的設(shè)計(jì)

CAN總線(xiàn)是現(xiàn)場(chǎng)總線(xiàn)的一種，因?yàn)槠涑杀镜汀⑷蒎e(cuò)能力強(qiáng)、支持分布式控制、通信速率高等優(yōu)點(diǎn)在汽車(chē)、工業(yè)控...
關(guān)鍵字： FPGA CAN總線(xiàn) 通信接口

運(yùn)用DDS原理，進(jìn)行任意波形發(fā)生器的設(shè)計(jì)，使得任意波形發(fā)生器兼顧DDS的優(yōu)點(diǎn)。設(shè)計(jì)中通過(guò)實(shí)現(xiàn)DDS模塊與單片機(jī)接口的控制部分將頻率控制字由單片輸入到輸入寄存器模塊，由相位累加器模塊對(duì)輸入頻率控制字進(jìn)行累加運(yùn)算，輸出作為雙口RAM的讀地址線(xiàn)，讀數(shù)據(jù)線(xiàn)上即輸出了波形幅度量化數(shù)據(jù)。其中雙口RAM的內(nèi)容由單片機(jī)進(jìn)行更新，從而實(shí)現(xiàn)任意波形的發(fā)生。本設(shè)計(jì)中的相位累加器采用了8級(jí)流水線(xiàn)結(jié)構(gòu)借助前5級(jí)的超前進(jìn)位的方法，使得編譯的最高工作頻率由317．97MHz提高到336．7 MHz，實(shí)現(xiàn)了任意波形的發(fā)生，節(jié)約了成本，提
關(guān)鍵字： FPGA 任意波形發(fā)生器

緩慢的軟件模擬器給體系結(jié)構(gòu)研究帶來(lái)了極大不便，F(xiàn)PGA硬件仿真的模擬速度很快，但仿真系統(tǒng)的規(guī)模嚴(yán)重受限于FPGA的容量。較大規(guī)模的體系結(jié)構(gòu)系統(tǒng)仿真采用多片F(xiàn)PGA互連，不僅增加了設(shè)計(jì)的復(fù)雜性，也增加成本。因此提出一種面向?qū)ΨQ(chēng)體系結(jié)構(gòu)的FPGA仿真模型。經(jīng)仿真系統(tǒng)評(píng)估，其仿真系統(tǒng)能夠增大FPGA芯片的仿真規(guī)模，減少仿真系統(tǒng)對(duì)FPGA資源的需求，有效支持在有限的FPGA資源上進(jìn)行大規(guī)模對(duì)稱(chēng)體系結(jié)構(gòu)仿真研究。
關(guān)鍵字： FPGA 對(duì)稱(chēng) 仿真模型研究

針對(duì)FPGA的完全可配置嵌入式32位RISC處理器,使用嵌入式微處理器的FPGA設(shè)計(jì)不斷增長(zhǎng)。根據(jù)Dataquest的統(tǒng)計(jì)，一年大約啟動(dòng)10萬(wàn)個(gè)FPGA設(shè)計(jì)項(xiàng)目，其中約30％包含某種形式的微處理器。　　形成這種趨勢(shì)有幾個(gè)方面的原因。首先，數(shù)據(jù)流應(yīng)用更適合可編程硬件，同時(shí)嵌入
關(guān)鍵字： 32位 RISC 處理器嵌入式配置 FPGA 完全針對(duì)

提出一種針對(duì)CMOS圖像傳感器采集的Bayer格式圖像預(yù)處理系統(tǒng)，與傳統(tǒng)的DSP圖像處理系統(tǒng)相比，該系統(tǒng)利用Spartan-3系列的XC3S1 500和TMS320DM642型DSP相結(jié)合實(shí)現(xiàn)圖像捕獲、圖像預(yù)處理等功能，采用支持USB2．O的CY7C68013將圖像信息傳送給上位機(jī)。在FPGA中采用雙線(xiàn)性插值法將CMOS圖像傳感器采集的Bayer格式圖像數(shù)據(jù)轉(zhuǎn)換為RGB格式圖像數(shù)據(jù)，并轉(zhuǎn)換成Y亮度信號(hào)。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)能處理分辨率達(dá)500萬(wàn)像素的Bayer圖像，并最終以20 Mb／s的帶寬將亮度信號(hào)傳
關(guān)鍵字： Bayer FPGA DSP 圖像預(yù)處理

基于Spartan-3 FPGA的DSP功能實(shí)現(xiàn)方案,本文闡述了Spartan-3 FPGA針對(duì)DSP而優(yōu)化的特性，并通過(guò)實(shí)現(xiàn)示例分析了它們?cè)谛阅芎统杀旧系膬?yōu)勢(shì)。　　所有低成本的FPGA都以頗具吸引力的價(jià)格提供基本的邏輯性能，并能滿(mǎn)足廣泛的多用途設(shè)計(jì)需求。然而，當(dāng)考慮在FPGA構(gòu)
關(guān)鍵字：實(shí)現(xiàn) 方案功能 DSP Spartan-3 FPGA 基于

基于SPIFI外設(shè)的Cortex-M MCU嵌入式閃存選型解決方案,新型恩智浦ARM Cortex-M3微控制器首次采用的SPI閃存接口技術(shù)(SPIFI，已申請(qǐng)專(zhuān)利)可以幫助32位嵌入式系統(tǒng)設(shè)計(jì)人員以小尺寸、低成本的串行閃存替代大尺寸、高成本的并行閃存。利用SPIFI (讀音與spiffy諧音，意為ldquo
關(guān)鍵字：閃存選型解決方案嵌入式 MCU SPIFI 外設(shè) Cortex-M

摘要:闡述了灰度形態(tài)學(xué)濾波的原理和基本操作,給出了3×3結(jié)構(gòu)元素灰度形態(tài)學(xué)濾波器的硬件結(jié)構(gòu),詳細(xì)描...
關(guān)鍵字： FPGA 濾波器灰度形態(tài)學(xué)

STM32F100VBT6采用ARM Cortextrade;-M3 32位RISC內(nèi)核，工作頻率24MHz，集成了高速嵌入式存儲(chǔ)器（閃存高達(dá)128kB、SRAM高達(dá)8kB）以及各種增強(qiáng)外設(shè)和連接到兩條APB總線(xiàn)的I/O。所有器件提供兩個(gè)I2C、兩個(gè)SPI、一個(gè)HDMI
關(guān)鍵字：設(shè)計(jì) 方案開(kāi)發(fā) MCU STM32F100VBT6 32位基于

LTE系統(tǒng)的無(wú)線(xiàn)接入部分Node-B，是連接無(wú)線(xiàn)電和整個(gè)互聯(lián)網(wǎng)協(xié)議核心網(wǎng)絡(luò)之間的邊緣設(shè)備。這種架構(gòu)無(wú)法監(jiān)測(cè)和測(cè)試等效于UMTS中間鏈路上的元件。必須通過(guò)無(wú)線(xiàn)電接口，才能有效地測(cè)試LTE網(wǎng)絡(luò)元件。
關(guān)鍵字： Virtex FPGA LTE 仿真器

LED用于通用照明已指日可待。LED在通用照明系統(tǒng)中優(yōu)勢(shì)很多，如壽命更長(zhǎng)以及效率更高。然而， LED技術(shù)還面臨著一些挑戰(zhàn)。其中一個(gè)挑戰(zhàn)就是如何產(chǎn)生高品質(zhì)的白光。白光LED的構(gòu)成包含了藍(lán)光LED 和能將光輸出移至光譜的其
關(guān)鍵字： LED MCU 傳感器 ADC

摘要研究了一種采用FPGA將高清數(shù)字電視信號(hào)轉(zhuǎn)換為標(biāo)清數(shù)字電視信號(hào)的方法，利用重采樣等技術(shù)降低了圖像中每行的有效像素和垂直行，完成了HD-SDI到SD-SDI的下變換。設(shè)計(jì)實(shí)現(xiàn)簡(jiǎn)單，目前已運(yùn)用于實(shí)際工程當(dāng)中。
關(guān)鍵詞
關(guān)鍵字： HD-SDI FPGA 變換

摘要論述了多點(diǎn)定鬧電子日歷鐘系統(tǒng)的設(shè)計(jì)，在VRS51L3074單片機(jī)的控制下，使用串行時(shí)鐘芯片DSl2887，實(shí)現(xiàn)時(shí)間和鬧鐘的設(shè)置功能。通過(guò)鍵盤(pán)和液晶顯示提示，可以方便地校對(duì)時(shí)鐘和設(shè)置鬧鐘，利用鍵盤(pán)、LCD顯示模塊構(gòu)成
關(guān)鍵字： MCU