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fsp:fpga-pcb 文章 最新資訊

基于ARM和FPGA的時間同步儀控制單元設(shè)計

  • 基于ARM和FPGA的時間同步儀控制單元設(shè)計,摘要 以時間同步儀的功能為出發(fā)點(diǎn)，設(shè)計了基于ARM和FPGA的控制系統(tǒng)，該系統(tǒng)以ARM芯片S3C2440A為控制核心，在FPGA芯片XCS30的輔助控制下，完成了時間同步儀系統(tǒng)的人機(jī)交互、參數(shù)設(shè)定、電文處理、遠(yuǎn)程控制等功能。通
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電力線仿真系統(tǒng)的FPGA設(shè)計與實現(xiàn)

  • 摘要 電力線通信設(shè)備的研發(fā)需要一種標(biāo)準(zhǔn)化的測試平臺對電力線信道進(jìn)行實時仿真，通過信道傳輸特性和各種噪聲進(jìn)行全面的測試和驗證，而目前缺乏這樣的平臺。文中對電力線信道傳輸特性和噪聲進(jìn)行了深入研究，并在此基礎(chǔ)
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PCB電路板測試儀功能原理及應(yīng)用特征

  • 一、PCB電路板測試儀主要功能測試儀采用電路在線測試技術(shù)，可以用來在線或離線測試分析各種中小規(guī)...
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單片機(jī)與FPGA實現(xiàn)等精度頻率測量和IDDS技術(shù)設(shè)計方

  • O.引言本系統(tǒng)利用單片機(jī)和FPGA有效的結(jié)合起來共同實現(xiàn)等精度頻率測量和IDDS技術(shù)，發(fā)揮各自的優(yōu)點(diǎn)，使設(shè)計變得更加容易和靈活，并具有頻率測量范圍寬、產(chǎn)生的波形頻率分辨率高及精度大等特點(diǎn)。系統(tǒng)方便靈活，測量精度
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一種基于FPGA的慢門限恒虛警處理電路設(shè)計

  • 摘要 雷達(dá)信號的檢測多是在干擾背景下進(jìn)行，如何從干擾中提取目標(biāo)信號，不僅要求有一定的信噪比，而且必需有恒虛警處理設(shè)備。恒虛警處理是雷達(dá)信號處理的重要組成部分，慢門限恒虛警處理主要是針對接收機(jī)熱噪聲，文中
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基于FPGA的高速數(shù)據(jù)采集控制模塊設(shè)計

  • 摘要 以Spartan-3E系列FPGA為核心控制模塊，結(jié)合AD10242模數(shù)轉(zhuǎn)換芯片和MXP-123MD-F光收發(fā)模塊，實現(xiàn)了高速數(shù)據(jù)采集和光纖傳輸 其中FPGA用于實現(xiàn)數(shù)據(jù)控制、雙口RAM和8B／10B編解碼等功能。該數(shù)據(jù)采集控制模塊具有性能
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基于FPGA的OLED真彩色顯示的實現(xiàn)

  • 摘要 利用FPGA控制模塊，設(shè)計了OLED真彩色動態(tài)圖像驅(qū)動控制電路。介紹采用FPGA實現(xiàn)OLED外圍控制電路和256級灰度的方法，并分析電路中模塊的作用及整個電路的工作過程。電路系統(tǒng)采用基于Altera公司的FPCA技術(shù)進(jìn)行設(shè)計
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CADENCE PCB設(shè)計技術(shù)方案

  • CADENCE PCB設(shè)計解決方案能為解決與實現(xiàn)高難度的與制造密切相關(guān)的設(shè)計提供完整的設(shè)計環(huán)境，該設(shè)計解決方案集成了從設(shè)計構(gòu)想至最終產(chǎn)品所需要的一切設(shè)計流程，包含設(shè)計輸入元件庫工具、PCB編輯器和一個自動/交互連布線
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導(dǎo)出PCB設(shè)計軟件坐標(biāo)數(shù)據(jù)的方法（二）

  • 2.6 CadstarCadstar 是日本 Zuken 公司推出的面向中低端用戶的電路板設(shè)計軟件，其市場定位與 PADS 軟件相似，但市場占有率遠(yuǎn)不及 PADS，主要在一些日本及臺灣公司使用，目前最新版本號 9.0，其坐標(biāo)數(shù)據(jù)導(dǎo)出步驟如下
  • 關(guān)鍵字： PCB  設(shè)計軟件  方法  坐標(biāo)數(shù)據(jù)    

導(dǎo)出PCB設(shè)計軟件坐標(biāo)數(shù)據(jù)的方法（一）

  • 本文將詳細(xì)介紹所有常見PCB設(shè)計軟件坐標(biāo)數(shù)據(jù)的導(dǎo)出方法及步驟，以給從事相關(guān)工作的工藝技術(shù)人員提供參考。現(xiàn)代電子生產(chǎn)企業(yè)的設(shè)計部門幾乎全部采用PCB軟件進(jìn)行電路設(shè)計，生產(chǎn)制造部門也大量使用貼片機(jī)、插件機(jī)等自動
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導(dǎo)入SIwave的PADS 2005 SP2 PCB流程

  • 1. 說明：SIwave 3.0還不支持直接將PADS 2005格式PCB直接導(dǎo)入到SIwave，因此需要借助中間軟件來完成。2. 由于Cadence支持將PADS格式PCB導(dǎo)入到Allegro，而SIwave 3.0又支持Allegro嵌入，所以借助中間工具Allegro可以將
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基于FPGA的二取二總線數(shù)據(jù)比較器

  • 摘要：基于FPGA的二取二總線數(shù)據(jù)比較器實現(xiàn)聯(lián)鎖邏輯運(yùn)算的兩塊CPU板總線數(shù)據(jù)的實時校核。在兩條總線數(shù)據(jù)比較一致且總線數(shù)據(jù)的CRC校核通過時兩個FPGA分別輸出互為反相的動態(tài)脈沖，板上驅(qū)動電路輸出信號控制板外供電繼電器對聯(lián)鎖系統(tǒng)驅(qū)動單元供電，否則通過停止輸出動態(tài)脈沖在50ms內(nèi)切斷供電繼電器。
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pcb layout學(xué)習(xí)中用Allegro幾個誤區(qū)

  • 1。單面板比雙面板制作簡單.　　錯。在Allegro--PCB Editor中制作單面板的難度比雙面板難得多， PCB LAYOUT在使用自動布線功能時布通率很低就是個證明?！　?。ORCAD的作用主要是為了得到一張美觀的電路圖.　　錯。O
  • 關(guān)鍵字： Allegro  layout  pcb    

基于FPGA的信號頻譜分析系統(tǒng)

  • 摘要 利用FPGA實現(xiàn)了信號的采集與頻譜分析系統(tǒng)，對系統(tǒng)進(jìn)行了模塊劃分，并分別給出了各模塊的設(shè)計要點(diǎn)，完成了模擬信號采集模塊、快速傅里葉變換模塊、存儲模塊以及VGA顯示模塊的設(shè)計。最后對設(shè)計的各模塊進(jìn)行了功能
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LVDS信號的PCB設(shè)計和仿真分析

  • 摘要 在傳統(tǒng)并行同步數(shù)字信號的數(shù)位和速率將要達(dá)到極限的情況下，開始轉(zhuǎn)向從高速串行信號尋找出路，其中以低壓差分信號(LVDS)應(yīng)用最廣泛。文中以基于FPGA設(shè)計的高速信號下載器為例，從LVDS的PCB設(shè)計，約束設(shè)置和信號
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