- 一、電路在線測試技術1、在線測試原理：在線測試的基本原理是測試儀為印制電路板上的被測芯片提供輸入激勵，同時在計算機控制下自動采集記錄被測芯片的輸出響應和狀態值，通過計算機將其記錄的所有狀態值與標準的狀態
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PCB 在線測試儀 模塊
- 涉及塑料集成電路(IC)潮濕敏感性的情況漸漸地變得越來越壞，這是由于許多工業趨勢所造成的，其中包括對用來支持關鍵通信和技術應用的更高可靠性產品的不斷尋求。單單潮濕敏感性元件(MSD， moisture-sensitive device
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PCB 濕敏 元件
- 射頻電路(RF circuit)的許多特殊特性，很難用簡短的幾句話來說明，也無法使用傳統的模擬仿真軟件來分析，譬如SPICE。不過，目前市面上有一些EDA軟件具有諧波平衡(harmonic balance)、投射法(shooting method)hellip
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PCB 射頻接口 射頻電路
- 1.板子上一些焊盤容易脫落;例如：刷焊焊盤如圖所示，這種刷焊焊盤在調試或者后端維修時最左邊的地焊盤很容易脫落，后果是整個板子就報廢了，產生這種問題的原因是：此處焊盤和地的連接面積過大，那么導熱就很快，焊接
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PCB DFM 注意事項
- 開關電源的共模干擾和差模干擾對電路的影響是不同的，通常低頻時差模噪聲占主導地位，高頻時共模噪聲占主導...
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開關電源 PCB 電磁
- 摘要：針對生成CRC多采用移位寄存器不易于DSP實現和實時性差的問題，提出固定寄存器的實現方法。該方法由標志位和移位算法組成，利用高性能DSP特殊指令實現，具有程序小，速度快的優點，可應用于3G、4G通信系統中。
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TD-SCDMA CRC DSP 寄存器 FPGA 201308
- 據了解，目前大多數工業電機控制采用的是基于MCU或DSP平臺的PWM算法，而這一類方案都會帶來不可避免的EMI問題，此外還經常會有能效不高和時延較長等問題的出現。PFM在理論上是一種比PWM更好的電機控制算法，因為它可
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FPGA PFM 賽靈思 電機控制
- 摘要：提出一種高頻時鐘電路的設計方案。利用一款先進的可編程時鐘合成器MPC92433，基于FPGA的控制，實現4對LVDS信號輸出。系統經過測試，輸出時鐘信號頻率達到1 GHz，可以廣泛應用到各種數字電路設計中。
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MPC92433 高頻時鐘 I2C FPGA
- 日前萊迪思半導體公司(NASDAQ: LSCC)和全球電子元器件代理的領導者和創新者Future Electronics宣布簽署一項全球代理協議。根據協議，Future Electronics獲得授權在全球范圍內銷售萊迪思所有產品系列的創新型低功耗、低成本FPGA、CPLD和可編程電源管理設計解決方案。
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萊迪思 Future FPGA
- 7月10日前后，FPGA業的兩家小廠商——萊迪思(Lattice)和美高森美(Microsemi)不約而同地發布消息，宣布與富昌電子(Future Electronics)公布全球分銷協議。
Microsemi和Lattice都定位中低密度市場。一家代理商，如何代理兩家公司產品呢？是否兩家公司想聯合起來，共同打拼中低密度FPGA市場？
“在較高層面上，美高森美和Lattice有些相似，”美高森美SoC產品市場總監Shakeel Peera指出，&ldqu
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FPGA 中低密度
- 摘要：介紹了一種以FPGA芯片為核心，基于數字圖像處理技術和SOPC技術的車道偏離預警系統實現方案。系統通過CCD攝像頭完成車輛前方圖像的采集，利用Hough變換實現車道檢測，利用邊緣檢測函數完成偏離預警的功能。系統
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FPGA 車道 預警系統
- 把握DCM、PLL、PMCD和MMCM知識是穩健可靠的時鐘設計策略的基礎。賽靈思在其FPGA中提供了豐富的時鐘資源，大多數設計人員在他們的FPGA設計中或多或少都會用到。不過對FPGA設計新手來說，什么時候用DCM、PLL、PMCD和MM
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FPGA Tips 時鐘 資源
- 美國國家儀器有限公司(National Instruments，簡稱NI)將其NI FlexRIO(基于FPGA的可重配置I/ O產品系列)擴展至20多個模塊。 六個新的適配器模塊添加包括數字化儀、信號生成以及IF和RF收發儀功能的I/O。
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NI FPGA FlexRIO 適配器
- IPC—國際電子工業聯接協會?最新發布的《2013年5月份IPC北美地區EMS行業統計報告》結果顯示，小型企業的績效表現是當前行業的亮點。參與EMS行業統計項目的小型企業，年銷售額普遍在1000萬美元以下，今年的業績表現著實不同凡響，與去年相比，年初至今的銷售增長率將近18%， 訂單增長率高達25%。
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IPC EMS PCB
- 隨著嵌入式器件在過去數十年來的爆炸性成長，使得硬件組件及軟件工具都有顯著的改善。雖然有著這種成長與創新，但傳統嵌入式系統的設計方法卻少有進步，并逐漸變成一種障礙。有鑒于新標準與協議的快速發展，以及對產
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FPGA CPU 家 多核
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