- 主要介紹基于FPGA實現多路模擬信號自適應采集系統的設計。該系統主要包括軟件和硬件兩部分：硬件主要采用FPGA芯片，AD7982-1，ADG406和運放AD824來搭建硬件平臺；軟件包括FPGA程序和事后數據處理程序。系統采用動態8位量化方式克服了固定8位量化對信號采集精度的影響，目前已成功用于產品中。
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FPGA 多路 采集系統 模擬信號
- MC33905是第二代系統基本芯片(SBC),包括有多中特性和增強的模塊設計,能作為MCU和其它集成電路如傳感器,CAN收發器的先進的功率管理單元. MC33905內置了高速CAN接口(ISO11898-2 和-5),以及本地和總線故障診斷,保護以及
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管理 方案 功率 MCU MC33905 設計 基于
- 通過對FPGA內部信號的捕獲測試，可以實現對系統設計缺陷的實時分析和修正。與外部測試設備相比，可以總結出SignalTapII ELA的幾點優越性：不占用額外的I／O引腳，不占用PCB上的空間，不破壞信號的時序和完整性，不需額外費用；從多方面證實，該測試手段可以減少調試時間，縮短設計周期。
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SignalTapII FPGA ELA 在線調試
- TSMC今日宣布推出0.18微米車用嵌入式閃存硅知識產權，是TSMC第二代符合AEC-Q100產品高規格認證之硅知識產權，適用于廣泛的車用電子產品。
TSMC 0.18微米車用嵌入式閃存硅知識產權與0.25微米嵌入式閃存硅知識產權相較，減少了百分之二十七的芯片尺寸?，F今0.18微米技術世代擁有已經大量開發的硅知識產權，并能支持多種應用，同時達到低成本與高效能的綜效。運用TSMC獲認證的0.18微米車用嵌入式閃存硅知識產權，客戶能夠將其目前的0.18微米產品范圍延伸至車用微控制器(MCU)產品領域
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臺積電 嵌入式閃存 MCU
- 在前3年之前全球代工總是在看前4大的動向，包括臺積電、聯電、中芯國際及特許。然而，臺積電一家獨大，聯電居老二似乎也相安無事。
自AMD分出Globalfoundries，及ATIC又兼并特許，再把Globalfoundries與特許合并在一起。表面上看少了一個特許，實際上由于Globalfoundries在其金主支持下積極建新廠，在代工業界引發了波浪,至少誰將成為老二成為話題。
加上存儲器大享三星近期開始投資代工，放言要接高通的手機芯片訂單;加上fabless大廠Xilinx改變策略，把2
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臺積電 FPGA 28nm
- 介紹了一種基于FPGA的誤碼測試儀的設計原理、實現過程及調試經驗。該誤碼測試系統使用RS485接口，具有原理簡單、接口獨特、功能豐富等特點，系統具有較好的可擴展性。
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FPGA 485 RS 接口
- 基于子帶分解的自適應濾波器在提高收斂性能的同時又可以節省一定的計算量。采用Altera公司的仿真軟件Altera DSP Builder和QuartusⅡ7．2進行子帶分解的NLMS算法的自適應濾波器現場可編程門陣列設計，利用Simulink和ModelSim對設計方案進行了模型仿真和功能仿真，達到較好的效果。
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FPGA 分解 自適應濾波器
- 業界首屈一指的半導體解決方案供應商瑞薩電子株式會社(以下簡稱“瑞薩電子”，TSE: 6723)日前宣布推出“全球化與綠色化”(“Global & Green”)戰略，這無疑是為公司具有核心競爭力的MCU(微控制器)產品開辟了新的業務視角。“全球化與綠色化”戰略傳達了瑞薩電子將致力于在為各地區提供解決方案，以提高全球業務增長的同時，通過提供先進的MCU產品和技術來滿足日益增長的節能需求，不斷為實現環境
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瑞薩電子 MCU
- 常用FPGA/CPLD四種設計技巧,FPGA/CPLD的設計思想與技巧是一個非常大的話題，本文僅介紹一些常用的設計思想與技巧，包括乒乓球操作、串并轉換、流水線操作和數據接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導日
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技巧 設計 FPGA/CPLD 常用
- 摘要：介紹了一種基于FPGA的誤碼測試儀的設計原理、實現過程及調試經驗。該誤碼測試系統使用RS485接口...
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FPGA RS485 誤碼測試儀
- 摘要：延時鎖相環(DLL)是一種基于數字電路實現的時鐘管理技術。DLL可用以消除時鐘偏斜，對輸入時鐘進行分頻、倍頻、移相等操作。文中介紹了FPGA芯片內DLL的結構和設計方案，在其基礎上提出可實現快速鎖定的延時鎖相環
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FPGA 延時 鎖相環
- 摘 要 ：本文介紹了可編程邏輯器件開發工具Quartus II 中SingalTap II 嵌入式邏輯分析器的使用，并給出一個具體的設計實例，詳細介紹使用SignalTap II對FPGA調試的具體方法和步驟。
關鍵字 ： SignalTap；硬件調試
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SignalTap FPGA 邏輯分析儀 調試
- 摘 要： 本文介紹了一種新的復用器重構算法，能夠降低FPGA實際設計20％的成本。該算法通過減少復用器所需查找表（LUT）的數量來實現。算法以效率更高的4:1復用器替代2:1復用器樹。算法性能的關鍵在于尋找總線上出現的
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FPGA 復用器
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