6） 等待 TLK10002 低速側鎖相環 LS PLL 正常鎖定。//只要 LMK04808 鎖定并且正常輸出，LS PLL 就可以正常鎖定

　　7） 重啟數據通路。//此時，低速側和高速側 SERDES 都具有有效時鐘，重啟數據通路可以優化 FIFO的指針位置和觸發低速側 Lane 重新對齊

　　3、雙系統時鐘方案實際測試

　　3.1 測試設置

　　TLK10002 雙系統時鐘方案測試設置如圖 5 所示。J-BERT 用來產生 9.8304Gbps 的 PRBS7 測試信號，在這個信號上會加載 45ps 的寬帶隨機抖動；VXI Clock Generator 用于產生 122.88MHz 的本地時鐘，作為 TLK10002 高速側鎖相環的參考時鐘；LMK04808 作為本地的 Jitter Cleaner，采用 LMK04808 評估板默認的配置，TLK10002 CDR 輸出 122.88MHz 信號作為 LMK04808 參考輸入，LMK04808 輸出的 122.88MHz LVPECL 信號作為 TLK10002 低速側鎖相環的參考時鐘；TLK10002 配置成 9.8304Gbps PRBS 測試模式，發射通道采用默認的設置；高速示波器用于觀測 TLK10002 發射通道輸出 9.8304Gbps 高速串行信號。

　　在 A、B、C、D 四個測試點，我們將分別測試 TLK10002 串行輸入信號眼圖、TLK10002 恢復時鐘信號相噪、LMK04808 輸出信號相噪以及 TLK10002 發射機輸出眼圖。

　　圖 5 TLK10002 雙時鐘系統方案測試設置

　　3.2 實測結果

　　TLK10002 串行輸入信號眼圖如圖 6 所示，它的隨機抖動（Rj）為 2.98ps，確定抖動（Dj）為4.23ps，總的抖動（Tj）為 44.98ps，通常，這種類型的寬帶隨機抖動是很難通過均衡來消除的。

　　TLK10002 恢復時鐘輸出相噪曲線如圖 7 所示，采用圖 6 所示的輸入信號，TLK10002 的恢復時鐘 RMS 抖動為 3.98ps（1KHz~20MHz）。

　　LMK04808 輸出相噪如圖 8 所示，可以看到在通過 Jitter Cleaner（LMK04808）之后，由于LMK04808 的強勁抖動消除能力，其輸出 RMS 抖動僅為 121fs（1KHz~20MHz）。

　　TLK10002 發射通道輸出眼圖如圖 9 所示，其隨機抖動（Rj）為 1.02ps，確定抖動（Dj）為5.79ps，總的抖動（Tj）僅為 19.6ps，眼圖清晰。