基于FPGA的LVDS接口應用
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再發送225 MHz的I、Q波形數據，輸出波形及頻譜如圖11和圖12所示。本文引用地址：http://www.cqxgywz.com/article/190723.htm
在225 MHz時，其雜散抑制可達-36．8 dB。
以下時鐘相位的偏移對數據的影響，將c0和sclkout0相偏設置為0°。
仍由DSP發送100 MHz的I、Q波形數據，輸出如圖13所示，可以看出數據質量變差。
如圖14所示，DSP發送225 MHz的I、Q波形數據的情況。
從圖中看出，在225 MHz時時域波形質量較差，DSP發送的數據已是不能正確讀出。可以看出在高速數據傳輸時，數據和時鐘的同步很重要，正確調整時鐘數據的相偏才能保證數據的正確傳輸。
由實驗結果可以看出，在正確的時鐘相位下，波形數據以640 Mbit·s-1的數據率正確的送至DAC，波形和頻譜質量良好，通過LVDS_TX接口模塊的應用，簡單方便地實現了高速數據接口電路并輸出高速LVDS信號，解決了高速時鐘與數據的同步問題。
5 結束語
LVDS接口技術的優越性能使其在大型高速數據處理傳輸系統中的應用越來越廣泛。介紹了基于FPGA的LVDS_TX模塊在DAC系統中的應用，實現了高速LVDS數據的傳輸，應用時應要注意：LVDS并串轉換時，數據bit位的順序問題，正確相應的輸入數據排列才能得到正確的輸出數據，同時，無論是使用LVDS模塊內部時鐘還是外部時鐘，都要注意時鐘數據相位的正確調整，以便使數據與時鐘準確對齊同步，從而得到正確良好的輸出數據波形。
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