高速圖像處理系統中DDR2-SDRAM接口的設計
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1．1．5 Read指令
讀指令是用來對DDR2內存進行讀操作，并對突發讀進行初始化。其中BA0和BA1給出bank地址，A0～A1給出起始列地址。突發讀結束后，激活的行在預充之前繼續保持有效，直到該行被預充電。從列選擇到數據輸出的延遲為CAS延遲(CL)，整個讀延遲等于AL+CL。讀操作時由內存給出一個與數據同步的數據濾波信號DQS，它的邊沿與讀取的數據邊沿對齊。
1．1．6 Write指令
Write指令用來控制DDR2內存進行寫操作，并給出burst寫的起始地址。其中BA0和BA1給出bank地址，A0～A1給出起始列地址。整個寫延遲為讀延遲減去一個時鐘周期，即寫延遲等于AL+CL-1。寫操作時，控制器同樣給出一個與數據同步的數據濾波信號DQS，它的邊沿與寫數據的中間對齊。
1．1．7 Idle指令
用來使DDR2內存處于空閑無操作狀態。
1．2 DDR2-SDRAM控制器的設計
本文中的DDR2 SDRAM控制器是采用VHDL硬件描述語言設計的，主要由4部分組成：用戶界面模塊(User Interface)、基礎模塊(infrast-ructure)、物理層模塊(Physical layer)和存儲控制模塊(Controller)。DDR2-SDRAM控制器的設計原理框圖如圖1所示。本文引用地址：http://www.cqxgywz.com/article/161777.htm
時鐘生成模塊用來產生控制器中所有模塊的時鐘信號。外部用戶時鐘通過數字時鐘管理器(DCM)進行處理后，輸出0度和90度的時鐘。同時該包括了一個延遲校準模塊，是用來校準讀數據(DQ)對讀數據選通脈沖(DQS)的延遲，以便DQS的邊沿能正確對齊DQ有效窗口的中間位置。
用戶接口模塊主要包括讀／寫數據和地址三類FIFO，用來接收和存儲用戶的數據，命令和地址等信息，起到緩沖和同步數據的作用?？刂破髂K生成該模塊所需要的控制信號。
物理層模塊負責在控制信號的約束下完成用戶訪問地址與訪問指令的解釋與匹配，產生DDR2 SDRAM所需的控制指令信號，并保證指令與地址，數據的同步和信號的維持。
控制模塊主要實現的功能為：在系統上電過程及系統意外復位發生時，與初始化模塊配合，對控制器和所控制的DDR2進行初始化設置，復位延時保護等：在系統正常工作時，進行系統讀／寫請求指令的接收、應答，對系統訪問地址的采樣與同步，完成所需的所有狀態轉換、任務調度、總線仲裁、時序同步，并為用戶接口模塊、物理層模塊產生相應的控制信號，為系統提供控制器狀態指示信號?？刂破鞯臓顟B機結構如圖2所示。
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